半导体行业正计划开发一种新型高带宽存储器（HBM）。该产品有望在显著降低设计复杂性和制造成本的同时，提供与现有HBM相同的性能。如果实现商业化，预计不仅会对三星电子和SK海力士等存储器公司产生重大影响，还会对包括台积电和英伟达在内的相关生态系统中的公司产生影响。

据业内人士15日透露，JEDEC已进入开发新的HBM标准“SPHBM4（标准封装HBM）”的最后阶段。

HBM 是一种高性能存储器，它将多个 DRAM 垂直堆叠，并通过 TSV（硅通孔）进行电气连接。与传统 DRAM 相比，这显著提高了带宽。

带宽衡量的是每秒可以传输和接收的数据量。可以通过增加输入/输出 (I/O) 引脚（即数据传输通道）的数量，或者提高每个 I/O 引脚的传输速度来提升带宽。例如，第六代 HBM（HBM4）将 I/O 引脚（数据传输通道）的数量从 1024 个增加到 2048 个，从而提高了性能。

SPHBM4 使用与 HBM4 相同的 DRAM。但是，它以 4:1 的比例串行化 I/O 引脚，将 I/O 引脚的数量减少了四倍，同时仍然支持与 HBM4 相同的带宽。

串行化是指将先前在多个 I/O 引脚上同时处理的数据，按顺序处理到单个 I/O 引脚上的一种方法。例如，4:1 的比例意味着单个 I/O 引脚处理的数据量相当于四个 I/O 引脚处理的数据量，但需要分四次处理。

因此，可以观察到，能够稳定实现每 I/O 引脚传输速度超过四倍的串行互连技术，对于 SPHBM4 的正常运行至关重要。

美国半导体初创公司 Eliyan 使用串行互连技术为 HBM 设计基础（逻辑）芯片，该公司也对 SPHBM4 表示欢迎，并表示：“我们预计 SPHBM4 标准将在几个月内发布。”

基片芯片负责内存控制器功能。它通过物理层 (PHY) 连接系统半导体（例如 HBM 和 GPU），以实现数据交换。随着 SPHBM4 的推出，基片芯片预计也需要重新设计。

由于 I/O 引脚数量减少到 512 个，整个 HBM 封装中变化最大的部分是中介层。

中介层是一种插入芯片和印刷电路板 (PCB) 之间的薄基板。人工智能加速器内部的 HBM 和逻辑芯片集成了大量的 I/O 引脚，使得 PCB 难以直接处理这些引脚。插入带有精细冗余层 (RDL) 的中介层可以简化芯片和 PCB 之间的连接。

这项通过中介层连接HBM和GPU的技术被称为2.5D封装。台湾主要晶圆代工厂台积电在该领域拥有无可匹敌的技术实力，并将其命名为“CoWoS”（芯片置于晶圆上置于基板上）

台积电一直采用硅中介层或更小的硅桥来制造CoWoS工艺。虽然硅成本较高，但它可以实现更高的布线密度，因此在高密度电路中具有优势。

 另一方面，SPHBM4 的 I/O 引脚数量较少，因此不需要像传统设计那样高密度的基板。仅使用有机中介层即可满足需求。虽然有机中介层的布线密度低于硅，但其较低的成本可以降低封装制造成本。

此外，有机中介层能够实现更灵活的设计，允许在HBM和系统半导体之间使用更长的沟道长度。根据JEDEC的说法，这使得可以部署更多的SPHBM，最终提高总存储容量。

预计这将加速采用台积电的 CoWoS 技术“CoWoS-R”（使用有机中介层而不是硅中介层）的 HBM 的普及。

然而，SPHBM4 能否最终实现商业化仍不确定。JEDEC 解释说：“SPHBM4 标准目前仍在开发中，开发完成后可能会有所更改，甚至可能被 JEDEC 理事会否决。”

经查明，包括三星电子和SK海力士在内的韩国半导体行业尚未正式提及SPHBM4。

一位存储器行业的高管表示：“SPHBM4标准似乎是降低基于HBM的AI加速器制造成本的几种尝试之一。然而，大型科技公司目前正大力推进HBM速度和密度的同步提升。”

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